در این تحقیق، هدف بهبود شیب زیرآستانه به مقادیر کمتر از mv/decade60و نسبت جریان روشن به جریان خاموش با مرتبه بالاتر از 5^10 می باشد. بدین منظور ابتدا روشهای مختلف بهبود عملکرد این افزاره را بررسی کرده و در نهایت روش مهندسی در گاف انرژی با مواد با باندگاپ قابل تنظیم به عنوان روش برتر معرفی می شود. پارامترهای طراحی ترانزیستور اثر میدان تونلی را با استفاده از شبکه عصبی بدست آمده است و ترانزیستورها...

ابتدا مدلی از گراف های تصادفی که در آن راس ها کانون توجه اند بررسی می کنیم این گراف ها را گراف های اشتراک تصادفی می نامیم سپس خاصیت های این گ راف ها را بررسی می کنیم و آستانه های تشکیل زیر گراف برای آنها را بدست می آوریم و در نهایت کاربرد این گراف ها را در شبکه های کامپوتری بررسی می کنیم

افزایش تقاضا برای سیستمهای قابل حمل و با بسته بندی کم هزینه منجر به توجه ویژهی صنعت الکترونیک به مصرف توان به عنوان معیار حیاتی طراحی شده است. جمعکنندهها عناصر مهمی بسیاری از parallel prefix سیستمهای دیجیتال هستند. از بین ساختارهای مختلف جمعکنندهها، ساختارهای power-delay- مناسب هستند. اگر vlsi برای کاربردهای با سرعت بالاو طرحهای adders (ppa) کاهش یابد، درنتیجه یک سیستم با ppa یک سیستم پر سر...

در این مقاله یک مدار دومینو جدید برای کاهش توان مصرفی گیت‌های عریض بدون کاهش چشم‌گیر سرعت پیشنهاد می‌شود. در تکنیک مداری پیشنهادی از مقایسه جریان شبکه پایین‌کش با جریان مرجع جهت تولید خروجی مناسب استفاده می‌شود. بدین طریق دامنه تغییرات دو سر شبکه پایین‌کش کم شده و توان مصرفی کاهش می‌یابد. همچنین از یک ترانزیستور در حالت دیودی به‌صورت سری با شبکه پایین‌کش استفاده شده است تا جریان نشتی زیر آستانه...

در این مقاله روشی نوین به منظور ارتقاء حساسیت خط ولتاژ مرجع خروجی در مراجع ولتاژ کم‌توان با ولتاژ تغذیه‌ی پایین ارائه شده است. در توپولوژی جدید پیشنهادی یک مرجع ولتاژ شکاف انرژی در طبقه‌ی اول قرارگرفته و با تغذیه‌ی یک مرجع ولتاژ حرارتی در طبقه‌ی دوم از ولتاژ خروجی طبقه‌ی اول سبب می‌گردد، حساسیت خط به‌طور چشمگیری بهبود یابد. ساختار ارائه شده نسبت به مدارهای مشابه از حساسیت خط بهتر و در حدود 0.07...

هدف اصلی از این پایان نامه پیدا کردن راه حل جدیدی برای کاهش تلفات در مدارات cmos vlsi می باشد . بطور ویژه تمرکز بر ما بر کاهش تلفات نشتی است . اگر چه تلفات توان نشتی در تکنولوژی 18 نانومتر و بالاتر ناچیز است با این حال در تکنولوژی زیر 65 نانو متر مقدار آن قابل صرف نظر نیست و تقریبا با تلفات توان دینامیکی برابری می کند .در این پایان نامه یک ساختار جدید مداری جهت کاهش تلفات توان نشتی ارایه گردیده...

در این مقاله یک مدار دومینو جدید برای کاهش توان مصرفی گیت های عریض بدون کاهش چشم گیر سرعت پیشنهاد می شود. در تکنیک مداری پیشنهادی از مقایسه جریان شبکه پایین کش با جریان مرجع جهت تولید خروجی مناسب استفاده می شود. بدین طریق دامنه تغییرات دو سر شبکه پایین کش کم شده و توان مصرفی کاهش می یابد. همچنین از یک ترانزیستور در حالت دیودی به صورت سری با شبکه پایین کش استفاده شده است تا جریان نشتی زیر آستانه...

در این تحقیق مدار بازیابی کلاک و داده ای طراحی گردیده است که دارای خاصیت انطباق-پذیری بین توان مصرفی و فرکانس کاری مدار هست. بدین ترتیب می توان برای سیستم یک حالت استراحت و یک حالت آماده به کار در نظر گرفت که در حالت استراحت فرکانس مدار و درنتیجه توان مصرفی به شدت کاهش خواهد یافت. در طراحی این مدار از منطق کوپل شده ی سورس که قابلیت بالای کنترل توان را دارد استفاده گردیده است. همچنین باهدف کاهش ...

در این مقاله یک فیلتر gm-c چند حالته (universal) مرتبه­ی دو با قابلیت دریافت تمامی پاسخ­های فیلتری (پایین گذر، بالاگذر، میان گذر، میان نگذر و تمام گذر)، تنظیم الکترونیکی فرکانس مرکزی ω0)) و ضریب کیفیت q)) و عملکرد در چهار مد (ولتاژ، جریان، ترارسانایی و ترامقاومتی) مبتنی­بر اینورتر (بلوک ترارسانایی) با بایاس شدن ترانزیستورها در ناحیه زیرآستانه (sub threshold) ارائه شده است. بایاس کردن تراتزیستور...